El análisis de BIOS de AMD Ryzen 3000 'zen 2' revela nuevas opciones para overclocking y ajustes - Amd

El análisis de BIOS AMD Ryzen 3000 'Zen 2' revela nuevas opciones para overclocking y ajustes

AMD will launch its 3rd generation Ryzen 3000 Socket AM4 desktop processors in 2019, with a product unveiling expected mid-year, likely on the sidelines of Computex 2019. AMD is keeping its promise of making these chips backwards compatible with existing Socket AM4 motherboards. To that effect, motherboard vendors such as ASUS and MSI began rolling out BIOS updates with AGESA-Combo 0.0.7.x microcode, which adds initial support for the platform to run and validate engineering samples of the upcoming 'Zen 2' chips.

En CES 2019, AMD dio a conocer más detalles técnicos y un prototipo de un procesador AM4 de zócalo Ryzen de tercera generación. La compañía confirmó que implementará un diseño de módulo de múltiples chips (MCM) incluso para su procesador de escritorio principal, en el que utilizará uno o dos chips de núcleo de CPU 'Zen 2' de 7 nm, que se comunican con un I / 14 nm O controlador muere sobre Infinity Fabric. Los dos componentes más grandes de la matriz IO son el complejo raíz PCI-Express y el importante controlador de memoria DDR4 de doble canal. Le traemos detalles nunca antes informados de este controlador de memoria.

AMD tiene dos grandes razones para tomar la ruta MCM incluso para su plataforma de escritorio convencional. La primera es que les permite mezclar y combinar tecnologías de producción de silicio. Los contadores de frijoles AMD consideran que es más económico construir solo esos componentes en un proceso de producción reducido de 7 nanómetros, que puede beneficiarse de la reducción; a saber, los núcleos de la CPU. Otros componentes como el controlador de memoria pueden continuar construyéndose sobre tecnologías existentes de 14 nm, que ahora son muy maduras (= rentables). AMD también compite con otras compañías por su participación en la asignación de 7 nanómetros en TSMC.

La matriz del controlador de E / S de 14 nm podría, en teoría, obtenerse de GlobalFoundries para honrar el acuerdo de suministro de obleas. La segunda gran razón es la economía de la reducción de escala. Se espera que AMD aumente los recuentos de núcleos de la CPU más allá de 8 y abarrotar 12-16 núcleos en una sola losa de 7 nm hará que la creación de SKU más baratas al deshabilitar los núcleos sea costosa, porque AMD no siempre está cosechando troqueles con núcleos defectuosos. Estas SKU de rango medio se venden en volúmenes más altos, y más allá de un punto, AMD se ve obligado a deshabilitar núcleos perfectamente funcionales. Tiene más sentido construir chiplets de 8 o 6 núcleos, y en SKU con 8 núcleos o menos, despliegue físicamente solo un chiplet. De esta manera, AMD maximiza su utilización de preciosas obleas de 7 nm. La desventaja de este enfoque es que el controlador de memoria ya no está físicamente integrado con los núcleos del procesador. El procesador Ryzen de tercera generación (y todas las demás CPU Zen 2), por lo tanto, tienen un controlador de memoria 'discreto integrado'. El controlador de memoria está ubicado físicamente dentro del procesador, pero no está en la misma pieza de silicio que los núcleos de la CPU. AMD no es el primero en llegar a tal artilugio. El procesador Core 'Clarkdale' de primera generación de Intel tomó una ruta similar, con núcleos de CPU en un troquel de 32 nm y el controlador de memoria más una GPU integrada en un troquel separado de 45 nm.

Intel usó su Quick Path Interconnect (QPI), que era de vanguardia en ese momento. AMD está aprovechando Infinity Fabric, su última interconexión escalable de alto ancho de banda que está fuertemente implementada en las líneas de productos 'Zen' y 'Vega'. Hemos aprendido que con 'Matisse', AMD presentará una nueva versión de Infinity Fabric que ofrece el doble de ancho de banda en comparación con la primera generación, o hasta 100 GB / s. AMD necesita esto porque una matriz de controlador de E / S única ahora debe interactuar con hasta dos matrices de CPU de 8 núcleos y hasta 64 núcleos en su SKU de línea de servidor 'EPYC'.

Nuestro residente Ryzen Memory Guru Yuri '1usmus' Bubliy examinó de cerca una de estas actualizaciones de BIOS con AGESA 0.0.7.x y encontró varios controles y opciones nuevos que serán exclusivos de 'Matisse' y posiblemente de la próxima generación Procesadores Ryzen Threadripper. AMD ha cambiado el título de la sección CBS de 'Opciones comunes de Zen' a 'Opciones comunes de Valhalla'. Hemos visto este nombre en clave en la web bastante en los últimos días, asociado con 'Zen 2'. Hemos aprendido que 'Valhalla' podría ser el nombre en clave de la plataforma que consiste en un procesador AM4 Ryzen 'Matisse' de tercera generación y su placa base complementaria basada en el chipset AMD serie 500, específicamente el sucesor de X470 que AMD está desarrollando internamente a diferencia del abastecimiento de ASMedia.

Al realizar un overclocking de memoria serio, puede suceder que Infinity Fabric no pueda manejar el aumento de la velocidad de la memoria. Recuerde, Infinity Fabric se ejecuta a una frecuencia sincronizada con la memoria. Por ejemplo, con la memoria DDR-3200 (que funciona a 1600 MHz), Infinity Fabric funcionará a 1600 MHz. Este es el valor predeterminado de Zen, Zen + y también Zen 2. A diferencia de las generaciones anteriores, el nuevo BIOS ofrece opciones UCLK para 'Auto', 'UCLK == MEMCLK' y 'UCLK == MEMCLK / 2'. La última opción es nueva y será útil cuando haga overclocking en su memoria, para lograr estabilidad, pero a costa de un poco de ancho de banda de Infinity Fabric.

Precision Boost Overdrive recibirá un control más preciso a nivel de BIOS, y AMD está realizando cambios significativos en esta función para hacer que la configuración de impulso sea más flexible y mejorar el algoritmo. Los primeros usuarios de AGESA Combo 0.0.7.x en las placas base del chipset AMD serie 400 notaron que PBO se rompió o se volvió defectuoso en sus máquinas. Esto se debe a la pobre integración del nuevo algoritmo PBO con el existente compatible con 'Pinnacle Ridge'. AMD también implementó 'Core Watchdog', una función que restablece el sistema en caso de que la dirección o los errores de datos desestabilicen la máquina.

El procesador 'Matisse' también proporcionará a los usuarios un control más preciso sobre los núcleos activos. Como el paquete AM4 tiene dos chiplets de 8 núcleos, tendrá la opción de deshabilitar un chiplet completo o ajustar el conteo de núcleos en decrementos de 2, ya que cada chiplet de 8 núcleos consta de dos CCX de 4 núcleos (complejos de cómputo) , al igual que los diseños AMD existentes. En el nivel de chiplet, puede reducir los recuentos de núcleos de 4 + 4 a 3 + 3, 2 + 2 y 1 + 1, pero nunca de forma asimétrica, como 4 + 0 (que era posible en el Zen de primera generación). AMD está sincronizando los conteos centrales de CCX para una utilización óptima de la caché L3 y el acceso a la memoria. Para el Threadripper de 64 núcleos que tiene ocho chiplets de 8 núcleos, podrá desactivar los chiplets siempre que tenga habilitados al menos dos chiplets.

CAKE, o 'extensor de socket AMD coherente' recibió una configuración adicional, a saber, 'Límites de rendimiento de CAKE CRC'. AMD está implementando IFOP (Infinity Fabric On Package,) o la versión sin conexión de IF, en tres lugares en el MCM 'Matisse'. La matriz del controlador de E / S tiene enlaces IFOP de 100 GB / s a ​​cada uno de los dos chiplets de 8 núcleos, y otro enlace IFOP de 100 GB / s conecta los dos chiplets entre sí. Para implementaciones de múltiples zócalos de 'Zen 2', AMD proporcionará controles de nodos NUMA, a saber, 'nodos NUMA por zócalo', con opciones que incluyen 'NPS0', 'NPS1', 'NPS2', 'NPS4' y 'Auto'.

Con 'Zen 2', AMD presenta un par de nuevas características importantes de nivel DCT. El primero se llama 'Inversión de mapa DRAM', con opciones que incluyen 'Desactivado', 'Activado' y 'Automático'. La descripción del proveedor de la placa base de esta opción es como 'Utilizar correctamente el paralelismo dentro de un canal y dispositivo DRAM. Los bits que se voltean con mayor frecuencia deberían usarse para mapear recursos de mayor paralelismo dentro del sistema '. Otro es 'DRAM Post Package Repair', con opciones que incluyen 'Enabled', 'Disabled' y 'Auto'. Este nuevo modo especial (que es un estándar JEDEC) permite al fabricante de memoria aumentar los rendimientos de DRAM al deshabilitar selectivamente las celdas de memoria defectuosas, para reemplazarlas automáticamente con las que funcionan desde un área libre, similar a cómo los dispositivos de almacenamiento mapean sectores defectuosos. No estamos seguros de por qué dicha característica está siendo expuesta a los usuarios finales, especialmente del segmento de clientes. Tal vez se eliminará en las placas base de producción.

También hemos encontrado una opción interesante relacionada con el controlador de E / S que le permite seleccionar la generación PCI-Express hasta 'Gen 4.0'. Esto podría indicar que algunas placas base existentes del conjunto de chips de la serie 400 podrían recibir PCI-Express Gen 4.0, dado que estamos examinando el firmware de una placa base del conjunto de chips de la serie 400. Hemos escuchado a través de fuentes confiables que la implementación de PCIe Gen 4.0 de AMD implica el uso de dispositivos externos de re-controladores en la placa base. Estos no son baratos. Texas Instruments vende redrivers Gen 3.0 por $ 1.5 por pieza en cantidades de carrete de 1,000 unidades. Los proveedores de placas base tendrán que gastar al menos $ 15-20 en placas base AM4 con ranuras Gen 4.0, dado que necesita 20 de estos redrivers, uno por carril. Hemos encontrado varios otros controles comunes, incluidos 'RCD Parity' y 'Memory MBIST' (un nuevo programa de autocomprobación de memoria).

Una de las páginas del programa de configuración de firmware se titula 'Control misceláneo SoC' e incluye las siguientes configuraciones, muchas de las cuales son estándar de la industria:
  • Dirección DRAM Paridad Reintento de comando
  • Error de reproducción de paridad máxima
  • Escribir CRC Enable
  • DRAM Write CRC Enable y Retry Limit
  • Reproducción de error de CRC de escritura máxima
  • Deshabilitar inyección de error de memoria
  • DRAM UECC Reintentar
  • Configuración de ACPI:
    o ACPI SRAT L3 Cache como dominio NUMA
    o Control de distancia ACPI SLIT
    o Distancia relativa remota de ACPI SLIT
    o Distancia virtual ACPI SLIT
    o ACPI SLIT misma distancia del zócalo
    o Distancia del zócalo remoto ACPI SLIT
    o ACPI SLIT distancia local SLink
    o ACPI SLIT distancia remota SLink
    o ACPI SLIT distancia local entre enlaces
    o Distancia remota entre enlaces SLPI ACPI
  • CLDO_VDDP Control
  • Modo de eficiencia
  • Control de límite de potencia del paquete
  • Estados C del DF
  • SOC fijo estado P
  • CPPC
  • Velocidad máxima de 4 enlaces xGMI
  • Velocidad máxima de 3 enlaces xGMI
All in all, AMD Ryzen 'Matisse' promises to give advanced and enthusiast users a treasure-chest of tuning options. Thanks again to Yuri '1usmus' Bubliy, who contributed significantly to this article.